La idea que qualsevol pugui encarregar silici personalitzat sense arruïnar-se ja no sona a ciència ficció: wafer.space planteja una via per fabricar els teus propis xips a un cost de 7 dòlars per dia aprofitant corregudes conjuntes en una tecnologia madura i documentada. El plantejament recorda el que al seu dia va suposar abaratir les plaques PCB, però portat al terreny del circuit integrat.
En aquesta anàlisi t'expliquem amb detall com funciona la iniciativa, què ofereix la primera correguda a la plataforma GF180MCU, què necessites per pujar el teu disseny i quin paper pot jugar RISC-V si vols integrar un processador obert al teu xip. També posem en context aquest moviment davant de la carrera per la fabricació de semiconductors per a IA, amb projectes multimilionaris com els que s'associen a OpenAI, TSMC i els grans fons internacionals.
Què proposa wafer.space i per què es parla de 7 dòlars per die
wafer.space ha obert la seva primera correguda de fabricació conjunta a la tecnologia GF180MCU, amb una data límit de compra fixada per al 28 de novembre de 2025. La descripció oficial ho compara amb un “OSH Park per a silici”: comparteixes oblia amb altres, optimitzes costos i reps els teus dies fabricats a un preu molt per sota d'un tiratge privat tradicional.
El ganxo de “7 dòlars per die” sintetitza l'ambició: acostar el silici a desenvolupadors, laboratoris i petites empreses que abans només podien prototipar a FPGA. La clau està en el model de xuttle o correguda conjunta, on múltiples dissenys es panelitzen en una mateixa hòstia per repartir despeses de màscara i procés.
L'oferta s'articula mitjançant una pàgina de campanya a Crowd Supply per a “GF180MCU Run 1”, on s'efectua la reserva de plaça i la compra. Pots consultar-la a https://www.crowdsupply.com/wafer-space/gf180mcu-run-1/, el punt d'entrada per conèixer quotes, especificacions i el calendari.
Pels curiosos, GF180MCU és un procés de 180 nm amb materials i biblioteques documentades públicament; el vostre PDK obert està disponible a https://gf180mcu-pdk.readthedocs.io/. La disponibilitat de documentació i cel·les estandarditzades fa viable un flux de disseny basat en eines de codi obert, reduint encara més la barrera dentrada per a equips petits.
Com funciona la correguda conjunta GF180MCU
El mecanisme és simple: aportes un disseny de fins a 20 mm2 per a la tecnologia GF180MCU i, un cop fabricada l'hòstia, reps 1.000 peces corresponents al teu bloc. Aquesta quota de superfície, 20 mm2, marca el pressupost d'àrea per a lògica, memòria, pads i qualsevol IP que integris; és un límit generós per a controladors, ASICs específics o microcontroladors personalitzats amb acceleradors.
Un detall interessant és que no has de partir de zero. Es pot fer servir una plantilla ja existent o construir el xip completament des de zero, en funció de la teva experiència, terminis i ambició. Això accelera el time-to-silicon per als que volen iterar ràpid sense arriscar la primera vegada.
Pel que fa a eines, la iniciativa no et tanca en un únic ecosistema: s'admet l'ús de suites de codi obert com ara LibreLane, Magic o KLayout, així com fluxos propietaris si ja formen part d'un entorn empresarial. La flexibilitat d'eines evita friccions i permet adaptar el flux a les capacitats de cada equip, tant si prefereixes scripts i eines comunitàries com si disposes de llicències EDA comercials.
Un altre punt a favor és que no s'exigeix anell de pads (pad ring) ni una CPU de gestió dedicada per al lliurament. Això simplifica lʻempaquetat lògic del disseny i evita lligams a plataformes específiques, cosa molt útil quan l'objectiu és incorporar el mínim imprescindible per validar la idea en silici.
El calendari és clar: la data límit de compra és el 28 de novembre del 2025, una finestra suficientment àmplia per preparar la netlist, verificació i tancament físic. Aquesta fita marca el tancament d'inclusió a l'hòstia compartida; a partir d?aquí, la fabricació i el test segueixen el cronograma de la foundry.
Eines de disseny: de KLayout i Magic a fluxos oberts
El PDK de GF180MCU, accessible a la documentació pública de la foundry, facilita un ventall d'opcions per al disseny. Eines com Magic i KLayout són referents per a layout i revisió visual, amb comunitats molt actives i exemples abundants d'ús en processos madurs.
Per automatitzar síntesi i place & route, la referència a LibreLane apunta a un flux d'eines obertes integrades, amb scripts per portar des de RTL a GDS. Aquest enfocament és atractiu si vols reproductibilitat i pipelins CI: el mateix script que corre al teu portàtil pot executar-se en un servidor i generar el mateix resultat.
Si ja treballes amb EDA comercial, no estàs limitat: pots fer servir el teu flux propietari per a verificació formal, temporització i tancament físic, exportant GDS final compatible amb GF180MCU. La compatibilitat del PDK amb eines del mercat assegura que les empreses no hagin de reentrenar equips ni refer llibreries des de zero.
Un consell pràctic per a equips petits: comença per una plantilla o SoC minimalista verificat, afegeix la teva IP i valida amb testbenches agressius. Els costos del shuttle són competitius, però cada spin de silici continua requerint disciplina de verificació; invertir temps en test us estalviarà disgustos després del tape-out.
RISC-V com a arquitectura llista per integrar
Si el xip necessita un processador embegut, RISC-V és el candidat natural. Es tracta d'una arquitectura de conjunt d'instruccions modular, extensible i lliure de llicències, nascuda a Berkeley i adoptada avui en un ventall enorme de productes. Hi ha exemples que van des de microcontroladors CH32V003 de 0,10 dòlars fins a iniciatives paneuropees de supercomputació, passant per estacions de treball de 64 nuclis a 2 GHz al terreny professional.
RISC-V encaixa molt bé en dos escenaris útils per a aquest tipus de corregudes: com a nucli tou en un FPGA per a prototipat ràpid, i com a CPU integrada al teu SoC a 180 nm per a control i tasques generals. Fins i tot com a màquina virtual d'alt rendiment en programari, RISC-V ha demostrat versatilitat, el que et permet validar el teu stack de programari abans de tenir el silici real.
A més, el seu ecosistema obert facilita reutilitzar toolchains, depuradors i RTOS sense dependència de llicències. Per a més informació i recursos, la web oficial és https://riscv.org, un bon punt de partida per triar un core, extensions i suport de programari.
Dates, quantitats, àrea i requisits: allò essencial
Resumint l'oferta: tens fins al 28 de novembre de 2025 per efectuar la compra i assegurar el teu slot a l'hòstia compartida GF180MCU. El disseny pot ocupar fins a 20 mm2 i, després de la fabricació, rebràs 1.000 unitats, una quantitat idònia per a validació, kits de desenvolupament interns o primeres demos per a clients.
La metodologia no t'imposa un anell de pads fix ni controlador de gestió, cosa que et dóna llibertat per prioritzar la teva lògica o IP. Pots arrencar amb una plantilla existent per minimitzar riscos o construir-ho tot a mida si el teu equip ja té experiència en tancaments físics i verificació.
Al flux, combinen bé eines obertes com LibreLane, Magic i KLayout amb utilitats propietàries, sempre que el resultat sigui un GDS i verificació acords amb el PDK de 180 nm. La documentació pública del PDK de GF180MCU a https://gf180mcu-pdk.readthedocs.io/ és clau per aclarir dubtes sobre regles de disseny, capes, biblioteques i paràmetres elèctrics.
I sí, el missatge que corre per la comunitat –“7 dòlars per die”– s'entén millor en el context d'una correguda conjunta: es tracta de democratitzar l'accés al silici assumint que comparteixes oblia i costos amb altres dissenys, un model provat que trasllada al xip la filosofia col·laborativa que ja va triomfar en la fabricació de PCB.
El context industrial: d'un “OSH Park per a silici” a la febre pels xips d'IA
Mentre iniciatives com la de wafer.space empenyen l'accés a silici horitzontalment, a l'altre extrem de l'espectre s'estan movent muntanyes de capital per assegurar capacitat de fabricació de nova generació, centrada a IA. Segons diverses informacions, el CEO d'OpenAI, Sam Altman, ha iniciat una recaptació de fons per aixecar una xarxa de fosa i assegurar xips personalitzats per als models.
En una de les vessants divulgades, els principals interessats serien G42 (conglomerat d'IA d'Abu Dhabi) i SoftBank Group (propietària d'ARM), amb una inversió apuntada entre 8.000 i 10.000 milions de dòlars per desplegar capacitat a mida. En paral·lel, s'ha informat de converses per aixecar entre cinc i set bilions de dòlars destinats a ampliar dràsticament la infraestructura global de semiconductors enfocada a IA.
Aquestes xifres marejants contrasten amb l'esperit d'un xuttle accessible, però dibuixen el mateix teló de fons: la demanda de còmput per a IA està limitada per l'escassetat de GPU, essencials per entrenar i executar grans models per la seva capacitat per a multiplicacions de matrius en paral·lel.
En aquest escenari, TSMC—la major foundry independent del món—és un pivot industrial del qual depenen companyies com Nvidia, Apple, Intel o AMD per produir SoC, CPU i GPU. La participació de TSMC i inversors internacionals com els EAU subratlla el caràcter estratègic de la fabricació, amb implicacions geopolítiques i regulatòries evidents.
Els Estats Units, conscients del pes dels semiconductors en l'economia digital i la seguretat nacional, han intensificat el suport domèstic: l'administració Biden ha anunciat 5.000 milions de dòlars per a R+D en tecnologies de semiconductors i ha reforçat l'escrutini sobre inversions estrangeres a sectors crítics. En paral·lel, TSMC inverteix 40.000 milions de dòlars a la seva planta d'Arizona, una de les apostes més grans de capital estranger en la història del país.
Per als que aprofitaran GF180MCU, aquesta macrotendència importa perquè estabilitza cadenes de subministrament, escurça terminis i promou l'estandardització de PDKs oberts. Que hi hagi un carril “low cost” per prototipar no competeix amb el “high end” de 5 nm i 3 nm, però tots dos mons es retroalimenten i enforteixen l'ecosistema.
Consells pràctics per arribar a temps al tape-out
Organitza el projecte en dos carrils: especificació i verificació d'una banda i tancament físic per l'altra. Congela el conjunt d'instruccions (si uses RISC-V) i defineix interfícies des del principi, per evitar canvis d'última hora que compliquin placement i rutes.
Reutilitza IP provada on tingui sentit: UART, SPI, I2C, temporitzadors i GPIO solen estar disponibles a repositoris oberts. Dedica els teus recursos al diferenciador (accelerador, filtre, DSP, xifrat, etc.), i no reinvents la roda en perifèrics bàsics.
Automatitza amb scripts tant com puguis: síntesi, P&R, DRC, LVS i generació de GDS. Un pipeline reproduïble redueix errors humans i accelera iteracions quan apareixen violacions de regles o problemes de temporització.
En validació post-silici, planifica des del bring-up ja: quin encapsulat utilitzaràs, com s'alimenta, quins pins de test necessites i quin firmware mínim carregarà la primera vegada. Com més clar estigui el pla de laboratori, menys temps perdràs quan arribin les teves 1.000 peces.
El moviment que representa wafer.space apropa el silici a equips de totes les mides, i ho fa amb regles clares: una àrea de 20 mm2, 1.000 unitats i una data límit de 28 de novembre de 2025. Amb un PDK obert com GF180MCU i eines accessibles (LibreLane, Magic, KLayout o fluxos propietaris), s'obre la porta perquè molts dissenys que avui viuen a FPGA saltin al món de l'ASIC. Mentrestant, a l'altra punta de l'espectre, els megaprojectes d'IA i la inversió geopolítica en semiconductors empenyen la indústria cap a més capacitat i processos millors. Entre tots dos extrems s'està construint un pont que permet innovar des de baix sense perdre de vista l'onada que ve per dalt.